verilog产生时钟信号

txc

一、变量初始化

变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。

初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。

当initial语句块中有多条语句时，需要用begin…end或者fork…join语句。

直接初始化，如：reg [7:0] cnt = 8'b00000000;

二、时钟信号的产生

1、普通时钟信号：

a. 基于initial语句的方法：

parameter clk_period = 10;  
reg clk;  
initial begin  
    clk = 0;  
    forever  
        #(clk_period/2) clk = ~clk;  
end  
b. 基于always语句的方法：

parameter clk_period = 10;  
reg clk;  
initial  
    clk = 0;  
always #(clk_period/2) clk = ~clk;  
2、自定义占空比的时钟信号：

parameter High_time = 5,Low_time = 20;  
// 占空比为High_time/(High_time+Low_time)  
reg clk;  
always begin  
    clk = 1;  
    #High_time;  
    clk = 0;  
    #Low_time;  
end  
3、相位偏移的时钟信号：

parameter High_time = 5,Low_time = 20,pshift_time = 2;  
// 相位偏移为360*pshift_time/(High_time+Low_time)  
reg clk_a;  
wire clk_b;  
always begin  
    clk_a = 1;  
    #High_time;  
    clk_a = 0;  
    #Low_time;  
end  
assign #pshift_time clk_b = clk_a;  
4、固定数目的时钟信号：

parameter clk_cnt = 5, clk_period = 2;  
reg clk;  
initial begin  
    clk = 0;  
    repeat(clk_cnt)  
        #(clk_period/2) clk = ~clk;  
end  
三、复位信号的产生

1、异步复位信号：

parameter rst_repiod = 100;  
reg rst_n;  
initial begin  
    rst_n = 0;  
    #rst_repiod;  
    rst_n = 1;  
end  
2、同步复位信号：

parameter rst_repiod = 100;  
reg rst_n;  
initial begin  
    rst_n = 1;  
    @(posedge clk)  
    rst_n = 0;  
    #rst_repiod;  
    rst_n = 1;  
end