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    <title>安泰电子世界网 - EDA技术专区</title>
    <link>http://icbbs.net/forum.php?mod=forumdisplay&amp;fid=60</link>
    <description>Latest 20 threads of EDA技术专区</description>
    <copyright>Copyright(C) 安泰电子世界网</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Sun, 21 Jun 2026 17:09:24 +0000</lastBuildDate>
    <ttl>60</ttl>
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      <title>安泰电子世界网</title>
      <link>http://icbbs.net/</link>
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      <title>大家都来讨论一下新手怎么学习fpga</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=195</link>
      <description><![CDATA[最近也面试了很多FPGA工程师，没找到合适，我觉得很多人从开始的时候就误入歧途了，对新手学习FPGA设计我也说一点看法吧。我认为要从基础开始做，基础牢，才有成为高手的可能。
我觉得有以下几步必须要走：
第一步：学习了解FPGA结构，FPGA到底是什么东西，芯片里面有什 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:56:23 +0000</pubDate>
    </item>
    <item>
      <title>Verilog语言中的系统任务和系统函数</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=194</link>
      <description><![CDATA[Verilog语言中预先定义了一些任务和函数，用于完成一些特殊的功能，它们被称为系统任务和系统函数，这些函数大多数都是只能在Testbench仿真中使用的，使我们更方便的进行验证。

1 `timescale 1ns/1ns //时间尺度预编译指令 时间单位/时间精度
时间单位和时间精度由值1 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:56:01 +0000</pubDate>
    </item>
    <item>
      <title>$write 用于输出、打印信息</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=193</link>
      <description><![CDATA[$write(\&quot;%b+%b=%d\\n\&quot;,a, b, c); //“%b+%b=%d\\n” 格式控制，未指定时默认十进制
%h或%H //以十六进制的形式输出
%d或%D //以十进制的形式输出
%o或%O //以八进制的形式输出
%b或%B //以二进制的形式输出
\\n     //换行
//-------------------------------------------- ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:55:40 +0000</pubDate>
    </item>
    <item>
      <title>监测变量</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=192</link>
      <description><![CDATA[$monitor(\&quot;%b+%b=%d\&quot;,a,b,c); //“%b+%b=%d” 格式控制，未指定时默认十进制
%h或%H //以十六进制的形式输出
%d或%D //以十进制的形式输出
%o或%O //以八进制的形式输出
%b或%B //以二进制的形式输出
//--------------------------------------------------
//a,b,c 输 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:54:42 +0000</pubDate>
    </item>
    <item>
      <title>Verilog中的时间尺度与延迟</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=191</link>
      <description><![CDATA[在Verilog的建模中，时间尺度和延迟是非常重要的概念，设置好时间尺度和延迟，可以充分模拟逻辑电路发生的各种情况和事件发生的时间点，来评估数字IC设计的各种要求，达到充分评估和仿真的作用。注意延迟语句是不可综合的，只是用来数据建模或仿真。

1. 时间尺度
语法 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:54:20 +0000</pubDate>
    </item>
    <item>
      <title>8种编译指令</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=190</link>
      <description><![CDATA[define, undef

◆在编译阶段，`define 用于文本替换，类似于 C 语言中的 #define

一旦 `define 指令被编译，其在整个编译过程中都会有效。例如，在一个文件中定义：

`define    DATA_DW     32
则在另一个文件中也可以直接使用 DATA_DW。
`define    S     $stop;    ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:53:48 +0000</pubDate>
    </item>
    <item>
      <title>verilog 语法基础汇总</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=189</link>
      <description><![CDATA[一.Verilog语法基础

1. 逻辑值



        0：逻辑低电平，条件为假



        1：逻辑高电平，条件为真



        z：高阻态，无驱动

        x：未知逻辑电平



2. 归约运算符，按位运算符

        以&amp;为例，当&amp;作为一元运算符时表示归约与，&amp;m是将m中所有比特 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:53:27 +0000</pubDate>
    </item>
    <item>
      <title>verilog 反相器的设计与仿真</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=188</link>
      <description><![CDATA[// 2021-1-15 verilog学习
// 反相器设计

`timescale 1ns/10ps  // 一个时间单位 1ns,精度是10ps

module inv(A,Y);
input A;  // 输入端口
output Y;  // 输出端口
assign Y=~A;   // 输入输出关系 ~取反
endmodule

//  testbench of inv 测试台

module inv_tb; ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:53:01 +0000</pubDate>
    </item>
    <item>
      <title>verilog产生时钟信号</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=187</link>
      <description><![CDATA[一、变量初始化

变量初始化的基本原则为：可综合代码中完成内部变量的初始化，Testbench中完成可综合代码所需的各类接口信号的初始化。

初始化的方法有两种：一种是通过initial语句块初始化；另一种是在定义时直接初始化。

当initial语句块中有多条语句时，需要用beg ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:52:29 +0000</pubDate>
    </item>
    <item>
      <title>Verilog HDL仿真激励</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=186</link>
      <description><![CDATA[在Verilog HDL中，激励（Stimulus）是指测试电路时输入的一系列事件或者变化。激励通常用于仿真以验证电路的行为是否符合设计要求。在仿真中，通常使用仿真工具（如ModelSim或者Questa）来生成和应用激励。

以下是一个简单的Verilog代码示例，它定义了一个计数器，并在 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:52:11 +0000</pubDate>
    </item>
    <item>
      <title>随机信号发生器Verilog</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=185</link>
      <description><![CDATA[随机信号发生器是数字系统设计中的一个重要组成部分，特别是在测试、仿真和加密等领域。在Verilog硬件描述语言中，我们可以创建这样的发生器来生成各种类型的随机序列。本篇将深入探讨如何利用线性反馈移位寄存器（LFSR）和组合异步状态机（CASR）构建一个随机信号发生 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:51:12 +0000</pubDate>
    </item>
    <item>
      <title>verilog的6种延迟操作</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=184</link>
      <description><![CDATA[（1）定义
顾名思义，就是FPGA语句的延迟问题。在这里，有三种赋值方式：连续赋值、阻塞赋值、非阻塞赋值；有两种延迟方式：正规延迟、内定延迟。两者相乘则共有6种方式延迟。

（2）延迟种类
2.1 连续赋值
2.1.1 正规延迟
1）代码

assign #5 C = A +B。

2）波形图

 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:50:32 +0000</pubDate>
    </item>
    <item>
      <title>Verilog实现小数分频</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=183</link>
      <description><![CDATA[由于Verilog只能在时钟的上升沿或者下降沿改变电路的状态，因此精确的小数分频是无法通过Verilog实现的，我们只能实现平均意义上的小数分频，即某段时间内，该时钟的周期平均为T(T为小数)。

我们以8.6分频为例，来阐述小数分频的实现方法。

T=8.6 对应于M.N(即M=8|N = ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:50:12 +0000</pubDate>
    </item>
    <item>
      <title>verilog延时函数</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=182</link>
      <description><![CDATA[Verilog语言中预先定义了一些任务和函数，用于完成一些特殊的功能，它们被称为系统任务和系统函数，这些函数大多数都是只能在Testbench仿真中使用的，使我们更方便的进行验证。1 `timescale 1ns/1ns //时间尺度预编译指令 时间单位/时间精度


时间单位和时间精度由值1 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:49:50 +0000</pubDate>
    </item>
    <item>
      <title>Verilog中的时间尺度与延迟</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=181</link>
      <description><![CDATA[在Verilog的建模中，时间尺度和延迟是非常重要的概念，设置好时间尺度和延迟，可以充分模拟逻辑电路发生的各种情况和事件发生的时间点，来评估数字IC设计的各种要求，达到充分评估和仿真的作用。注意延迟语句是不可综合的，只是用来数据建模或仿真。
1. 时间尺度
语法格 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:49:32 +0000</pubDate>
    </item>
    <item>
      <title>跨时钟域传输</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=180</link>
      <description><![CDATA[延迟打拍法最常用的同步方法是双级触发器缓存法，俗称延迟打拍法。异步信号从一个时钟域进入另一个时钟域之前，将该信号用两级触发器连续缓存两次，可有效降低因为时序不满足而导致的亚稳态问题。电路示意图如下。一般设计中使用两级触发器进行缓存即可满足设计时序需求 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:49:11 +0000</pubDate>
    </item>
    <item>
      <title>verilog并行语句有哪些</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=179</link>
      <description><![CDATA[verilog并行语句有哪些]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:48:52 +0000</pubDate>
    </item>
    <item>
      <title>立创圆形拼板实例，如何用拼板功能制作</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=178</link>
      <description><![CDATA[立创圆形拼板实例，如何用拼板功能制作]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:48:39 +0000</pubDate>
    </item>
    <item>
      <title>如何使用TARGET3001!创建异形焊盘的封装</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=177</link>
      <description><![CDATA[大家在使用TARGET软件过程中，可能会对软件的一些功能不尽熟知，比如在有些情况下，某些特定的元器件的封装带有异形焊盘，如果自带元器件库和对接的网络库都没有该元器件，这时候可能会需要我们手工绘制该封装的异形焊盘。

首先，打开软件进入原理图界面，因为要操作 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:48:17 +0000</pubDate>
    </item>
    <item>
      <title>AltiumDesigner全版本安装包整理分享 转</title>
      <link>http://icbbs.net/forum.php?mod=viewthread&amp;tid=176</link>
      <description><![CDATA[AltiumDesigner安装包。并且加入了百度网盘+阿里云盘两种链接。
01

Altium Designer 09

阿里云盘：

https://www.aliyundrive.com/s/KxEX87jK6UX

百度网盘：

链接：https://pan.baidu.com/s/1h0j8Ax5CyqI0-boPyFRy7g?pwd=7ece

提取码：7ece

02

Altium Designer 1 ...]]></description>
      <category>EDA技术专区</category>
      <author>txc</author>
      <pubDate>Fri, 15 Nov 2024 03:47:03 +0000</pubDate>
    </item>
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